华为首次公开麒麟9050 Pro架构图：逻辑折叠双Die堆叠实现晶体管密度跃升

2026年10月13日，华为在上海练秋湖研发中心举办麒麟媒体沟通会，首次公布麒麟9050 Pro芯片详细架构图，系统披露其“逻辑折叠”双Die垂直堆叠技术路径与核心模块参数。

麒麟9050 Pro由计算裸片与SRAM缓存裸片垂直堆叠而成，两颗裸片尺寸均为11.13×10.84mm，单片面积约120.65mm²，通过500万个铜铜混合键合通道与约8万个TSV硅穿孔实现垂直互联，跨Die传输带宽达125TB/s。计算裸片采用中芯国际N+3工艺，缓存裸片采用N+2工艺，为业内首次将两种不同工艺节点的裸片组合在同一芯片内。该架构使等效晶体管密度达到2.38亿个/mm²，较上代提升约55%，逼近台积电初代3nm工艺水平。

核心模块方面，灵犀CPU采用9核16线程异构设计，支持超线程技术，多核性能提升23%；马良GPU计算单元与缓存规模翻倍，渲染性能提升40%，支持硬件级光线追踪；达芬奇NPU性能提升140%，支持端侧运行30B参数MoE大模型；同时集成第十代AI ISP、巴龙基带及FFTS函数流任务调度器等组件。

效能层面，垂直互联使关键路径时延下降30%，同等性能下NPU功耗降低66%、GPU降低58%、CPU性能核降低41%。实测数据显示，《原神》高分辨率满帧运行时整机功耗约4.2W，游戏体验达到骁龙8 Elite水平。

华为半导体业务无线终端芯片产品管理部部长徐松余在会上透露，下一代麒麟2027芯片测试已符合预期，混合键合间距计划从1.5微米缩小至1微米，未来十年逻辑折叠技术演进可持续。麒麟9050 Pro已搭载于Mate XT 2三折叠手机及Mate 90系列旗舰机型。